LAPORAN 2 M3

  

LAPORAN 2 M3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

(Asynchronous Binary Counter 4 bit dengan 4 J-K Flip Flop)

1. Jurnal[Kembali]

2. Alat dan bahan[Kembali]

    A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

       

IC 74LS90

IC 7493

Switch (SW-SPDT)

      Logicprobe atau LED

3. Rangkaian Simulasi[Kembali]

Percobaan 2.a

Percobaan 2.b

4. Prinsip Kerja[Kembali]

Rangkaian percobaan 2.a mendapakan iput ari clock dimana CLK A dan CLK B sama-sama dihubungkan ke clock yang mengakibatkan Q1 dan Q0 aktif dan mati secara bersamaan.Output dari Q2,3 dipengaruhi oleh Q1 . Pada tabel kebenaran dibawah merupakan tabel fungsi dari input

Pada percobaan 2.b, kaki input CLK B dihubungkan ke output Q0 yang berarti output Q1,Q2, dan Q3 pada rangkaian tersebut akan dipengaruhi sepenuhnya dari CLK, sama seperti percobaan 1 yang mana output nya akan bertambah atau berkurang secara berurutan.

5. Video Percobaan[Kembali]

6. Analisis[Kembali]

ANALISA

PERCOBAAN 1:

1. Analisa perbedaan CLK 1 dan CLK 2?

Jawab :

CLK 1 akan mengeluarkan output ke Q0, dan CLK 2 akan mempengaruhi output dari Q1,Q2,dan Q3. 

2. Analsa perbedaan kedua IC berdasarkan percobaan?

Jawab :

IC74LS90 memiliki output terbatas, yaitu hanya mencapai angka 0-9, yangmana memang dapat digunakan untuk aplikasi pada seven-segment. 

Sedangkan IC 7493 memiliki output yang lebih banyak, yaitu 0-15 atau dapat juga ditulis dalam bentuk biner yaitu 0000-1111 yangmana lebih banyak dibandingkan dengan IC 74LS90

3. Analisa pengaruh perbedaan rangkaian pada percobaan 2a dan 2b?

Jawab :

Perbedaan yang ada pada percobaan 2.a dan 2.b adalah pada input CLK2, dimana pada percobaan 2.a CLK2 dihubungkan ke clock dan dipercobaan 2.b dihubungkan ke output Q0

Pada percobaan 2.a, karena CLK 2 dihubungkan ke clock, maka output di Q0 dan Q1 akan selalu sama atau serentak, dan Q2 & Q3 akan dipengaruhi oleh falltime dari Q1, sedangkan Q0 tidak akan mempengaruhi Q2 dan Q3.

Pada percobaan 2.b, karena CLK2 dihubungkan ke Q0, maka Q1 akan menunggu output pada Q0 untuk mengalami falltime agar terjadi toggle, dan rangkaian ini akan menjalankan Counter Up dengan baik.

7. Download[Kembali]

• HTML klik disini
• Simulasi Proteus klik disini
• Video Percobaan klik disini
• Datasheet IC 74LS112 klik disini
• Datasheet Switch klik disini